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摘要：在SoC設(shè)計(jì)中，信號(hào)之間的耦合作用會(huì)產(chǎn)生信號(hào)完整性問題，忽視信號(hào)完整性問題可能導(dǎo)致信號(hào)之間產(chǎn)生串?dāng)_，可靠性、可制造性和系統(tǒng)性能也會(huì)降低，本文介紹在ASIC芯片設(shè)計(jì)中解決信號(hào)完整性問題的方法。

對(duì)于ASIC(專用集成電路)的設(shè)計(jì)來(lái)說(shuō)，由于標(biāo)準(zhǔn)單元的應(yīng)用、開發(fā)周期更短以及單元之間更寬松的保護(hù)區(qū)隔等原因，造成了標(biāo)準(zhǔn)單元性能的浪費(fèi)。因此，高端ASIC芯片設(shè)計(jì)的關(guān)鍵是確保用較短的開發(fā)時(shí)間交付高性能的芯片。

隨著工藝技術(shù)的發(fā)展，導(dǎo)致信號(hào)串?dāng)_的機(jī)會(huì)增加了。金屬布線層數(shù)持續(xù)增加：從0.35um工藝的4層或者5層增加到0.13um工藝中的超過7層金屬布線層。隨著布線層數(shù)的增加，相鄰的溝道電容也會(huì)增加。另外，目前復(fù)雜設(shè)計(jì)中的電路門數(shù)的劇增使得更多、更長(zhǎng)的互連線成為必要。長(zhǎng)線上的電阻會(huì)增加，而越來(lái)越細(xì)的金屬線同樣也會(huì)導(dǎo)致電阻的增加，這是因?yàn)榛ミB線的橫斷面減小的緣故。即使采用現(xiàn)有的銅線互連工藝也并不能夠解決這方面的問題，僅僅只是延緩了解決電阻問題的時(shí)間。

很明顯，這些相鄰信號(hào)線之間的影響支配著設(shè)計(jì)的決策，而且要求采用與過去不同的、更加精確的模型。一個(gè)信號(hào)對(duì)另一個(gè)信號(hào)的影響與信號(hào)之間的相對(duì)相位有關(guān)。對(duì)相位一致的信號(hào)來(lái)說(shuō)，在0.5mm長(zhǎng)的信號(hào)線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會(huì)被加速30%。而對(duì)于1mm長(zhǎng)的信號(hào)線來(lái)說(shuō)，受害網(wǎng)絡(luò)則會(huì)被加速40%。對(duì)相位相反的信號(hào)來(lái)說(shuō)，在0.5mm長(zhǎng)的信號(hào)線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會(huì)減速70%，而當(dāng)信號(hào)線長(zhǎng)度為1mm時(shí)，信號(hào)的減速則會(huì)超過100%。

解決信號(hào)串?dāng)_問題的一種方法是增加金屬信號(hào)線之間的間距。加倍信號(hào)線的間距，就可以將0.5mm信號(hào)線上的信號(hào)串?dāng)_由70%減小到20%。而長(zhǎng)的信號(hào)線(1mm信號(hào)線)上的干擾也會(huì)從100%降低到40%。然而，信號(hào)之間的串?dāng)_依然存在，而且依靠加倍金屬線間距來(lái)減小信號(hào)之間串?dāng)_的方法會(huì)增加芯片面積并加大布線的難度。

采取屏蔽措施

解決上述問題的另外一種辦法就是采取屏蔽措施。在信號(hào)線的兩邊加上電源或者地線，信號(hào)串?dāng)_就會(huì)極大地減小。在系統(tǒng)中加入屏蔽措施的同時(shí)還要求所有的元器件具有良好的旁路，同時(shí)應(yīng)該確保電源和地應(yīng)該盡可能“干凈”。事實(shí)上，從面積的角度來(lái)看這種解決方案比加倍金屬線間距的辦法還要糟糕，這是因?yàn)樵谶@種情況下信號(hào)線的間距是最小線間距的4倍，所以，這種將地線間隔排列的方法會(huì)使布線的復(fù)雜度提高一個(gè)數(shù)量級(jí)。

然而對(duì)于有的信號(hào)線來(lái)說(shuō)屏蔽的方法可能更合適，例如時(shí)鐘線具有非常高的速度并且最大的驅(qū)動(dòng)器和緩沖器都連接在這樣的信號(hào)線上。鎖相環(huán)技術(shù)可以補(bǔ)償驅(qū)動(dòng)器和緩沖器上額外的信號(hào)延時(shí)。合適的布局布線確保時(shí)鐘信號(hào)周圍形成一個(gè)隔離的環(huán)境，從而將時(shí)鐘信號(hào)對(duì)數(shù)據(jù)信號(hào)的干擾減到最小。

在這種方法中，設(shè)計(jì)工程師采用提取和分析工具來(lái)檢測(cè)那些容易出現(xiàn)信號(hào)完整性問題的區(qū)域，然后選擇其中的一些區(qū)域并解決這方面的問題。如果存在問題的信號(hào)線相互隔離，重新布線就能解決問題。比較簡(jiǎn)單的做法是改變驅(qū)動(dòng)器大小并且在受害網(wǎng)絡(luò)上增加緩沖器。

邏輯綜合過程總是根據(jù)線上負(fù)載的近似估算值來(lái)選擇合適的驅(qū)動(dòng)器。一般來(lái)說(shuō)，邏輯綜合總是選擇更強(qiáng)的驅(qū)動(dòng)器來(lái)實(shí)現(xiàn)預(yù)期負(fù)載的過度補(bǔ)償。然而在物理設(shè)計(jì)完成之前負(fù)載實(shí)際上是不可知的，并且與預(yù)期的負(fù)載情況相比，實(shí)際負(fù)載可能會(huì)在-70%到+200%的范圍內(nèi)變化。最壞的一種情況可能是短線上過大的驅(qū)動(dòng)器緊接一條負(fù)載很輕的長(zhǎng)線。驅(qū)動(dòng)器問題的一種解決方法是用緩沖器來(lái)分割長(zhǎng)線。這樣可以減小線的長(zhǎng)度和耦合電容，同樣還可以將緩沖器輸入端的負(fù)載降低到單個(gè)負(fù)載的水平。這種技術(shù)確保在緩沖器布局布線過程中做較小的改動(dòng)就可以確保底層規(guī)劃和優(yōu)化的實(shí)施。在設(shè)計(jì)流程中加入靜態(tài)時(shí)序分析步驟可以處理噪聲和延遲問題。這樣做的目的是將解決串?dāng)_和時(shí)序的步驟集成到一個(gè)流程里。首先這些工具提取布局布線后的寄生參數(shù)。其次，根據(jù)提取的負(fù)載模型在不考慮任何串?dāng)_影響的情況下計(jì)算出信號(hào)延時(shí)。這些提取的延時(shí)接下來(lái)會(huì)標(biāo)注到設(shè)計(jì)里并且使用靜態(tài)時(shí)序分析工具來(lái)判定不正確的時(shí)序。在得到時(shí)序窗口的第一次近似結(jié)果之后，設(shè)計(jì)工程師加入因?yàn)榇當(dāng)_而導(dǎo)致的延時(shí)并且檢查時(shí)序是否會(huì)超出分配的時(shí)序窗口。完整的設(shè)計(jì)流程要求實(shí)施三次靜態(tài)時(shí)序分析。