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就有關(guān)信號完整性方面的問題同大多數(shù)的電路板設(shè)計工程師們探討，他們都會喋喋不休地說個不停，告訴你設(shè)計高速電路板是如何復(fù)雜如何危險。他們會告訴你系統(tǒng)時鐘超出50MHZ時，板上的信號互聯(lián)會導(dǎo)入時序路徑上的信號延時，而這些信號延時會制約板級設(shè)計的性能。他們也會跟你描述傳輸線效應(yīng)將如何迅速地導(dǎo)入類似于信號震蕩、過沖和下沖這樣嚴(yán)重的信號完整性問題，以及這些問題將如何威脅到設(shè)計的噪聲容限和設(shè)計的單調(diào)一致性原理。更有甚者信號串?dāng)_和電磁輻射的出現(xiàn)會嚴(yán)重破壞設(shè)計電路板的正常工作。

同樣的問題可能得到不同的回答。如果接觸的恰恰是那些還在從事低速電路板設(shè)計的工程師，他們通常只是聳聳肩膀以示無奈。低速電路板設(shè)計中應(yīng)對潛在的信號完整性問題通常采取被動應(yīng)付的傳統(tǒng)策略，就是為設(shè)計制定合適的設(shè)計約束條件。當(dāng)一些特殊的信號通道已經(jīng)出現(xiàn)象信號串?dāng)_或者電磁干擾這樣一來嚴(yán)重的信號完整性問題時，通常設(shè)計工程師們總是為設(shè)計的某一部分甚至可能就是整個設(shè)計本身加入嚴(yán)格的物理約束。

即便這種解決方案還能滿足一時之需，設(shè)計工程師也得為此付出昂貴的代價。約束設(shè)計通常會提升最終的產(chǎn)品成本并且制約產(chǎn)品性能。舉例來說，設(shè)計工程師可能苦于找不到一個合適的位置來實現(xiàn)某一個特定的信號互聯(lián)，而被迫增加信號板層。然而在今天高度激烈的市場競爭中，能否做到成本最小、能否提供獨到的產(chǎn)品性能往往意味著產(chǎn)品是成功還是失敗。

最近一個著名的網(wǎng)絡(luò)設(shè)備提供商的設(shè)計工程師采用Innoveda公司研發(fā)的信號完整性分析工具集XTK為他們研制的路由器產(chǎn)品上的一塊電路板實施信號分析。分析的結(jié)果令人震驚。盡管該電路板工作正常，然而十分苛刻的設(shè)計規(guī)則導(dǎo)致實施該電路板設(shè)計需要24個電路板層，才可以避開信號完整性問題。分析結(jié)果表明該設(shè)計嚴(yán)重過約束，事實上該電路板設(shè)計僅需要8個電路板層即可以加工實現(xiàn)，與此同時還不會介入信號完整性問題。改進后的產(chǎn)品僅電路板的生產(chǎn)制造成本一項就節(jié)省費用高達兩百萬美元。

許多的設(shè)計工程師發(fā)覺信號完整性分析已不再僅僅是局限于高速系統(tǒng)設(shè)計領(lǐng)域的特殊問題。信號完整性問題的真正起因是不斷縮減的信號上升時間與信號下降時間而不是系統(tǒng)時鐘的提升。隨著IC制造廠商生產(chǎn)工藝技術(shù)不斷進步，目前的技術(shù)水準(zhǔn)已經(jīng)達到0.25um工藝甚至更低。不斷進步的元器件生產(chǎn)工藝技術(shù)用來淘汰落后過時的技術(shù)，傳統(tǒng)的標(biāo)準(zhǔn)電子元器件采用先進的工藝技術(shù)生產(chǎn)制造時，尺寸可以做得更小而與此同時器件的開關(guān)速度卻變得越來越快，所以信號的上升時間和下降時間越來越短。

事實上，大約每隔三年時間晶體管門的尺寸都會減小大約30%，相應(yīng)地，晶體管的開關(guān)速度也就加快大約30%。信號上升時間和下降時間的縮減會導(dǎo)致“潛在的危機”，最終將導(dǎo)致設(shè)計中出現(xiàn)高速方面的問題，而在傳統(tǒng)的設(shè)計流程中從未將其視為產(chǎn)生高速問題的因素。

為什么說是更快的信號沿跳變（更短的信號上升時間和信號下降時間）而不是系統(tǒng)時鐘頻率的提升為電路板設(shè)計工程師帶來了嚴(yán)肅而重大的設(shè)計挑戰(zhàn)？這是因為當(dāng)信號跳變比較慢（信號的上升時間和下降時間比較長）時，PCB中的布線可以建模成具有一定數(shù)量延時的理想導(dǎo)線而確保有相當(dāng)高的精度。而對于功能分析來說，所有的聯(lián)線延時都可以集總在驅(qū)動器的輸出端，通過不同的聯(lián)線線段聯(lián)接到該驅(qū)動器輸出端的所有接收器的輸入端都會在同一時刻觀察到同樣的信號波形。

采用集總延時參數(shù)模型無需特殊的模擬分析就可以精確地分析電路行為。實踐表明，如果在設(shè)計中考慮到集總參數(shù)的延時因素，那么物理實現(xiàn)同理論的分析模擬十分接近。

隨著信號變化的加快（信號上升時間和下降時間的縮短），電路板上的每一個布線段由理想的導(dǎo)線轉(zhuǎn)變?yōu)閺?fù)雜的傳輸線。這時信號聯(lián)線的延時不能再以集總參數(shù)模型的方式建模在驅(qū)動器的輸出端。此時同一個驅(qū)動器信號驅(qū)動一個復(fù)雜的PCB聯(lián)線時，電學(xué)上聯(lián)接在一起的每一個接收器上接收到的信號都各不相同。不僅整個PCB聯(lián)線的信號延時需要拆分成各自獨立的PCB聯(lián)線段的信號延時，而且必須仔細(xì)考慮每一個PCB聯(lián)線段上的各種傳輸線效應(yīng)之間的相互影響。由于存在高速效應(yīng)，設(shè)計工程師很難預(yù)測復(fù)雜的PCB聯(lián)線上的信號，因此需要進行傳輸線分析來確定在每一個接收器的輸入端上信號的實際延時。

從實踐經(jīng)驗中得知，一旦傳輸線的長度大于驅(qū)動器上升時間或者下降時間對應(yīng)的有效長度的1/6時，傳輸線效用就會表現(xiàn)出來。舉例來說，假定設(shè)計中采用的元器件的上升時間為1ns，信號在PCB聯(lián)線上的傳輸速度是2ns/ft，那么只要聯(lián)線的長度超過1英寸，就會出現(xiàn)傳輸線效應(yīng)，潛在的高速電路問題就有可能顯現(xiàn)。很顯然，板上所有的聯(lián)線長度都小于1英寸這樣的電路板少而又少。基于這樣的認(rèn)識，可以設(shè)想，設(shè)計工程師在采用上升時間為1ns的元器件來設(shè)計時一定會碰到高速方面的有關(guān)問題。

IC工藝技術(shù)的不斷更新?lián)Q代，上述問題變得越來越糟糕。

在今天的系統(tǒng)設(shè)計中，上升時間為1ns的器件很快也已經(jīng)變成了過去。PC設(shè)計工程師在采用0.5ns上升時間的高性能處理器，實現(xiàn)時鐘速度超過400MHZ、總線的工作頻率也已經(jīng)超出了100MHZ這樣復(fù)雜的系統(tǒng)設(shè)計。這些設(shè)計工程師已經(jīng)具備了高速電路設(shè)計方面的經(jīng)驗，因而會考慮高速設(shè)計中特殊的問題。然而高速設(shè)計方面的問題已經(jīng)變得越來越普及，設(shè)計工程師只要使用0.25um工藝技術(shù)的新一代的FPGA器件或者是其它標(biāo)準(zhǔn)的元器件來設(shè)計新的產(chǎn)品時，這些高速方面的問題就會大量存在，如果不實施某些類型的高速分析，設(shè)計的系統(tǒng)很難正常工作。

信號跳變沿而不是設(shè)計中時鐘頻率的不斷加快會導(dǎo)致日益惡化的設(shè)計環(huán)境：越來越小的設(shè)計故障容限，任何設(shè)計中細(xì)微的差別都可能導(dǎo)致潛在問題的出現(xiàn)。這里不能不提到最近發(fā)生在美國一家著名的機器視覺系統(tǒng)制造廠商的一件事情。這是美國一家著名的機器視覺系統(tǒng)制造（影象探測系統(tǒng)制造）廠商。最近他們的電路板設(shè)計工程師碰到一個十分奇特的現(xiàn)象。一個早在七年前就已經(jīng)成功設(shè)計、制造并且上市的產(chǎn)品一直以來都能夠非常穩(wěn)定而可靠地運行和工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題，產(chǎn)品不能正常工作。

這是一個20MHz的系統(tǒng)設(shè)計，似乎無需考慮高速設(shè)計方面的問題，沒有任何的設(shè)計修改，采用的元器件型號同原始設(shè)計的要求一致。設(shè)計工程師覺得十分困惑：系統(tǒng)緣何失效？沒有任何的設(shè)計修改，生產(chǎn)制造基于原始設(shè)計中一致的電子元器件。唯一的區(qū)別是采用的電子元器件實現(xiàn)了小型化也更加快速，這主要得益于今天不斷進步的IC制造技術(shù)。那么到底是什么原因?qū)е铝讼到y(tǒng)的失效？

事實證明，系統(tǒng)的失效是由于新的器件工藝技術(shù)導(dǎo)入了信號完整性方面的問題。而這些問題設(shè)計工程師在原始的已經(jīng)驗證的相對低速的系統(tǒng)中不曾遇到也無須考慮。信號完整性方面的問題有不同的表現(xiàn)方式。時序問題總是第一位的，信號上升時間和下降時間的縮短，首先會使設(shè)計的系統(tǒng)出現(xiàn)時序方面的問題。其次，由于傳輸線效應(yīng)而導(dǎo)致的信號震蕩、信號過沖和下沖都會對設(shè)計系統(tǒng)的故障容限以及單調(diào)性造成很大的威脅。在慢速的系統(tǒng)中，互聯(lián)延時以及信號震蕩經(jīng)常為設(shè)計工程師所忽略，主要是因為傳輸線效應(yīng)導(dǎo)致的信號震蕩在慢速系統(tǒng)中有足夠的時間來穩(wěn)定下來。然而隨著信號跳變的不斷加快以及系統(tǒng)時鐘頻率的不斷提高，信號在器件之間傳輸以及為時鐘鐘控作準(zhǔn)備的時間都極大地縮短。問題的嚴(yán)重性驟然提升，出現(xiàn)故障的可能性也迅速提高。

高速電路方面的問題有的并不十分嚴(yán)重，而另外一些則是災(zāi)難性的。比如因為信號在傳輸線上來回反射的建立行為而導(dǎo)致的信號震蕩就可能引起器件的誤觸發(fā)（多次鐘控）。而主要由于信號反射而引起的信號過沖則會導(dǎo)致時序錯誤，甚至可能損壞元器件。信號的上升時間降到1ns以下之后，信號間的串?dāng)_就成為十分重要的問題。串?dāng)_通常發(fā)生在高密度的電路板設(shè)計中，而與此同時信號的跳變又非常快，線與線之間就非常容易偶合而形成串?dāng)_。信號上升時間小于1ns時，信號中的高頻諧波分量就十分容易地偶合到臨近的信號線上而形成串?dāng)_。因此，如果電路板中存在大量的高速互聯(lián)信號線，這樣的系統(tǒng)就很容易出現(xiàn)這方面的問題。高速器件的出現(xiàn)使得信號的上升時間已經(jīng)小于0.5ns，導(dǎo)致設(shè)計的系統(tǒng)出現(xiàn)更多的問題：電源系統(tǒng)的穩(wěn)定性問題和電磁干擾（EMI）問題。當(dāng)數(shù)據(jù)總線上數(shù)據(jù)同時變化的頻率很高時就可能出現(xiàn)電源系統(tǒng)的穩(wěn)定性問題，從而導(dǎo)致電源平面較大的波動和起伏，系統(tǒng)中參考平面大的波動和起伏會影響到設(shè)計中的信號。這種類型的系統(tǒng)設(shè)計，需要仔細(xì)規(guī)劃電源系統(tǒng)的設(shè)計并選擇最合理的電源系統(tǒng)的去耦策略，二者的緊密結(jié)合是確保電源系統(tǒng)穩(wěn)定性的關(guān)鍵所在。快速的信號也更容易產(chǎn)生輻射，所以EMI也越來越為設(shè)計工程師所關(guān)注，成為新的設(shè)計中必須考慮的一個重要方面。尤其是今天的電子產(chǎn)品必需面對行業(yè)的許多規(guī)范。

不幸的是，在低速系統(tǒng)設(shè)計中，縮減的信號上升時間引起的潛在危機經(jīng)常為設(shè)計工程師忽視。這是由于設(shè)計工程師都不希望進行信號完整性分析，而盡可能地回避。真正的危險在于許多的電路板在信號完整性問題尚不清楚的情況下被送去加工生產(chǎn)。同時，由于信號完整性問題本身的不可預(yù)測性，信號完整性問題也許在加工生產(chǎn)出來的電路板的最終測試過程中不會表現(xiàn)出來，而當(dāng)產(chǎn)品發(fā)送到最終用戶后，信號完整性方面的問題可能就會出現(xiàn)。用戶現(xiàn)場的產(chǎn)品失效，問題的診斷和解決將變得十分困難。真正的風(fēng)險還在于更高的NRE（一次性工程成本）費用。每一個電路板產(chǎn)品設(shè)計生產(chǎn)廠商都會在產(chǎn)品的生命周期內(nèi)分?jǐn)偹械腘RE費用。電路板在設(shè)計生產(chǎn)之后由于不可預(yù)測的高速信號完整性問題而導(dǎo)致的設(shè)計反復(fù)都會使得NRE費用迅速提升。

在電子產(chǎn)品設(shè)計生產(chǎn)領(lǐng)域有一個廣為人知的公理：產(chǎn)品從設(shè)計階段進入生產(chǎn)階段，重復(fù)工作的成本以指數(shù)形式增加，而一旦產(chǎn)品已經(jīng)流通到了最終用戶現(xiàn)場，這種重復(fù)工作的成本會變得更高。所以任何在設(shè)計生產(chǎn)過程中能正常工作的電路板級設(shè)計，在發(fā)送到用戶現(xiàn)場之后如果發(fā)現(xiàn)產(chǎn)品出現(xiàn)了問題，同設(shè)計工程師預(yù)期在傳統(tǒng)的高速設(shè)計領(lǐng)域發(fā)現(xiàn)和解決問題相比較，產(chǎn)品開發(fā)進度中的成本結(jié)構(gòu)會帶來更大的風(fēng)險。這些成本不僅包括直接導(dǎo)致的大量重復(fù)工作而帶來的巨額成本費用，更體現(xiàn)為用戶的不滿和失去信心。以上問題的提出強烈要求在任何板級產(chǎn)品的開發(fā)周期中引入一個新的步驟，以防止信號完整性問題潛入到生產(chǎn)加工過程。很多年以來，ASIC設(shè)計工程師已經(jīng)形成了很好的習(xí)慣，作為合同協(xié)議的一個部分，ASIC設(shè)計工程師必須同ASIC生產(chǎn)加工廠商簽署設(shè)計的“簽字驗收”（Sign-Off），以確保設(shè)計資料的完整。在定制的芯片開發(fā)過程中，投入的NRE費用可能高達幾十萬美元，IC生產(chǎn)加工制造商強烈要求每一個這樣的設(shè)計都必須通過“金版”仿真器的測試，以保護自身的成本投入以及權(quán)利義務(wù)。此外，加入“簽字驗收”步驟有效地保護和制約了設(shè)計者和加工制造商，不僅要求IC加工制造商們?yōu)樗麄兊目蛻羯a(chǎn)出合格高品質(zhì)的器件產(chǎn)品，同時，也要求IC的設(shè)計工程師設(shè)計更規(guī)范，設(shè)計的器件具有高度可制造性。對于電路板設(shè)計加工生產(chǎn)制造商來說，高速電路設(shè)計的Sign-Off（在電路板被送去加工制造之前進行信號完整性驗證）具有同等重要的意義。作為常規(guī)設(shè)計過程中的一個步驟，為每一個板級設(shè)計運用高速信號完整性驗證測試工具來進行分析和驗證（而不管設(shè)計中時鐘的速度），設(shè)計工程師必須確保設(shè)計中的信號完整性問題在將設(shè)計送往加工制造工序之前業(yè)已解決。因而，設(shè)計工程師有信心相信他們設(shè)計的產(chǎn)品具有更好的質(zhì)量保證。因為設(shè)計的產(chǎn)品在發(fā)運到最終用戶現(xiàn)場后，不可預(yù)測的信號完整性問題將不再出現(xiàn)。設(shè)計工程師將來不用再擔(dān)心他們是否為了解決板級設(shè)計中的信號完整性問題加入了適當(dāng)?shù)脑O(shè)計約束，或者在設(shè)計過程當(dāng)中他們是否已經(jīng)傾盡全力來集中解決關(guān)鍵的高速信號線問題。電路板布局布線后的信號完整性Sign-Off驗證可以消除這方面的風(fēng)險和工程師的顧慮。

哪種類型的仿真器能夠為信號完整性分析驗證Sign-Off提供最佳的解決方案？理想的仿真器可以對整板或者多塊電路板構(gòu)成的系統(tǒng)同時進行分析，而不是僅僅只能對電路板上的個別信號線進行分析。速度也是十分關(guān)鍵的因素，在一個合理的時間范圍內(nèi)完成精確的信號完整性分析就顯得十分重要。那些基于SPICE的信號完整性分析引擎具有足夠的分析精度，但是分析的建立需要很長的時間，分析的運行更加緩慢，因而這種類型的工具都不實用。

“金版”仿真器同樣必須能為傳輸線提供精確的內(nèi)部模型。隨著信號上升時間和下降時間的縮減，許多信號完整性分析引擎采用的理想無損傳輸線模型已經(jīng)不能夠滿足分析精度方面的要求。這時的傳輸線應(yīng)該建模成真正的有損傳輸線模型，同時為了方便信號完整性問題的解決，還應(yīng)提供廣泛而翔實的分析報告，并且能夠方便詳細(xì)地指出特定元器件或者特定互聯(lián)線上特定的信號完整性違反。最后這樣的工具還應(yīng)該具有強大的“What-If”的分析功能，來幫助設(shè)計工程師識別更合適的系統(tǒng)拓樸結(jié)構(gòu)、連線的終端匹配方案、驅(qū)動器/接收器的選擇。

另外，這樣的工具必須具備足夠的能力來解決諸如電源平面的分析和設(shè)計以及電磁輻射等復(fù)雜的問題，并且可以揭示二者之間的相互關(guān)系并且通過折衷尋找最恰當(dāng)?shù)慕鉀Q方案。最后同樣也是非常重要的一點，這種類型的工具必須支持最先進的模型，這是因為最終的分析結(jié)果終究取決于分析中采用的模型。

理想情況下，設(shè)計工程師在實施布局布線時都希望采取合適的策略使得高速方面的問題最少。實施高速設(shè)計方法學(xué)無疑將極大地提高設(shè)計產(chǎn)品的成本效益：在產(chǎn)品開發(fā)周期中布局布線前的規(guī)劃階段實施信號完整性分析。新一代的EDA技術(shù)采用約束驅(qū)動的布局布線方式有助于減少昂貴的設(shè)計反復(fù)。比如Innoveda公司的ePlanner工具使得設(shè)計工程師在將設(shè)計下傳到后道的布局布線工序之前就可以思考PCB拓樸結(jié)構(gòu)的原型。舉例來說，ePlanner工具提供一種圖形化的設(shè)計空間探測和互聯(lián)規(guī)劃設(shè)計環(huán)境，在此環(huán)境下，設(shè)計工程師可以實施“What-If”分析來探索高速信號策略，并為后道的布線器建立基于分析結(jié)論的合理的設(shè)計規(guī)則。

從長遠來看，未來解決高速設(shè)計的最佳方案是盡可能地在設(shè)計周期的前期進行信號完整性分析，并且將信號完整性分析同布局布線實現(xiàn)緊密集成。但是，就目前的情況來看，最低的要求是，高速設(shè)計Sign-Off（在電路板被送去加工制造之前進行的信號完整性驗證與測試）必須成為每一個電路板設(shè)計流程中一個標(biāo)準(zhǔn)的步驟。