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共同時鐘系統(tǒng)還有一個特例就是內(nèi)同步時鐘系統(tǒng)，很多經(jīng)驗不足的工程師，會把內(nèi)同步時鐘系統(tǒng)誤判成源同步時序，按照源同步時序的方式來進行等長控制，導(dǎo)致時序設(shè)計錯誤。

首先，我們來回顧一下怎么判斷一個系統(tǒng)是共同時鐘，之前的博文提到，找時鐘樹，確定時鐘信號的關(guān)系，是判斷各種時序系統(tǒng)的關(guān)鍵。共同時鐘系統(tǒng)，一般有一個外部的晶振或者晶體，然后通過時鐘分配器分別連到系統(tǒng)的驅(qū)動端和接收端（也可以是FPGA直接輸出不同的時鐘到驅(qū)動端和接收端），由外部時鐘線來控制系統(tǒng)的時序工作方式，叫共同時鐘系統(tǒng)。

內(nèi)同步時鐘的時鐘信號是從驅(qū)動端直接發(fā)到接收端的。之前的博文提到，共同時鐘系統(tǒng)時序裕量較小，頻率無法繼續(xù)提升的一個關(guān)鍵因素之一就是Tco，受限于工藝等因素，這個Tco很難做到太小，比如SDRAM的Tco max一般有5.4ns。內(nèi)同步時鐘系統(tǒng)把外部時鐘驅(qū)動器換成了內(nèi)部的Buffer，這樣時鐘信號上的Buffer可以和數(shù)據(jù)信號的Buffer匹配起來可相互抵消，這樣器件的Tco的最大最小值之間的范圍可以減小，增加時序裕量，使得時序容易滿足。

圖1

    內(nèi)同步時鐘系統(tǒng)容易和源同步搞混，其實把握一個原則就很容易區(qū)分，源同步時序一般都存在系統(tǒng)時鐘和數(shù)據(jù)組的Strobe信號，比如DQ和DQS和CLK之間的關(guān)系。而內(nèi)同步時鐘就只有一個驅(qū)動端接收端共用的時鐘信號（在Mobile SDRAM中，信號名是SDCK）

所以內(nèi)同步時序在計算上，和共同時鐘類似，只是在不等式上多了一個變量，就是TCLK_FT : Clock的Flight time，圖2為TCLK_FT的測量方法。

圖2

內(nèi)同步時鐘的時序計算公式為：（當(dāng)時鐘與數(shù)據(jù)的傳播方向相同時為正方向）

Tco(max)+Tflight(max)+Tsetup-Tclk_ft+Tjitter+Tmargin<Tcycle

Tco(min)+Tflight(min)-Tclk_ft-Tmargin>Thold

這樣可通過調(diào)節(jié)Tclk_ft使時鐘處于最佳位置。同樣在外同步方式中也可以利用這一方法來調(diào)節(jié)時序。具體的調(diào)節(jié)方法在之前的案例中已經(jīng)進行了介紹，大家可以參考。

總結(jié)：

• 從外部來看，內(nèi)同步和源同步方式一致，但是兩者的內(nèi)部結(jié)構(gòu)不同。源同步方式是在內(nèi)同步的結(jié)構(gòu)上在時鐘信號的Buffer之前增加了一個寄存器，芯片內(nèi)部對時鐘處理和數(shù)據(jù)的處理一樣。這樣時鐘可以跟著數(shù)據(jù)的速度變化，始終在數(shù)據(jù)中間。
  
  

• 而內(nèi)同步時鐘的本質(zhì)還是共同時鐘系統(tǒng)，時序計算和外部時鐘的共同時鐘系統(tǒng)一樣，只是在計算結(jié)果兩端要加上或者減去Tclk_ft。時序約束關(guān)系也是總長度最大最小值的方式，不是等長的方式。
  
  

• 內(nèi)同步時鐘增加了時序裕量調(diào)節(jié)的手段，并且因為抵消了Tco的影響，時序更加容易滿足。但是時序計算方法更加復(fù)雜，需要設(shè)計工程師進行把握。