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【摘要】

隨著這些年半導體工藝突飛猛進的發展， “高速數字設計”對廣大硬件工程師來說，已經不再是一個陌生的詞。從航空、雷達到汽車電子，從無線通信到有線接入，甚至在一些低端的嵌入式系統上，高速數字電路都已經在大行其道。 目前行業內已經有不少關于高速數字電路理論的好文章， 筆者就不在這上面摻和了。 本文著眼于理論和實際相結合， 所用的素材都來自筆者親歷過的案例， 相信活生生的事實，空洞的理論更有說服力，也希望能使入行不久的硬件工程師們得到他們想要的信息，今后少走彎路。由于不會對理論作過多的闡述， 因此， 本文的閱讀對象應該具有一點點高速數字設計的理論基礎， 請知。

【關鍵詞】

高速數字設計 高速數字電路 案例

1、信號完整性

什么詞匯在高速數字設計中出現得最多？對了，SI（Signal Integrity），也就是信號完整性。信

號完整性問題的表現形式多種多樣，主要有如下種類

過沖： 當較快的信號沿驅動一段較長的走線， 而走線拓撲上又沒有有效的匹配時， 往往會產生過沖。過沖帶來的問題主要是“1”電平高于接收端器件的輸入最大電壓值(VIHmax)，或“0”電平低于接收端器件的輸入最小電壓值(VILmin)，這樣可能給器件帶來潛在的累積性傷害，縮短其工作壽命，從而影響

產品的長期穩定性。

其實， 大多數的器件允許一定的超過器件標稱耐壓值的瞬態過沖， 有些廠家甚至詳細規定了瞬態過沖的參數，例如 Altera 的 CycloneIII 器件，其器件手冊標稱的最大正耐壓值 VImax 值為 3.95V，但這指的是直流電平。如果是過沖的話，另有一套限制參數。怎么個限制法...

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